Lehrinhalte
Die Veranstaltung behandelt alle Synthese-Schritte von der Register-Transfer Ebene abwärts und konzentriert sich dabei auf FPGA-relevante Verfahren:
[list]
[*]Logikminimierungsverfahren (exakt und heuristisch, für zweistufige und Multi Level Logik)
[*]Technologiemapping mit funktionaler Dekomposition und strukturellen Ansätze (z.B. FlowMap)
[*]analytische und heuristische Placer (Simulated Annealing, Genetic Algorithms)
[*]typische Verdrahtungsalgorithmen (PathFinder)
[/list]
Literatur
Ein Vorlesungsskript und Folien können heruntergeladen werden: [url]http://www.rs.tu-darmstadt.de/[/url]
Voraussetzungen
Kenntnisse in Hardware-Synthese auf der Basis einer Hardware-Beschreibungssprache (z.B.: Reese/Thornton: Introduction to Logic Synthesis Using Verilog Hdl oder Brown/Vranesic: Fundamentals of Digital Logic with VHDL Design). Grundkenntnisse in einer objektorientierten Programmiersprache sollten vorhanden sein, vorzugsweise Java
Weitere Informationen
Attention:
Due to a sabbatical in summer semester 2019, Prof. Hochberger will not hold the weekly lectures. Instead, we offer the recordings from last year
slides for self study. The exercises will be supervised by Dennis Wolf
in the usual way. In the first week of the semester there will be an administrative meeting to answer all upcoming questions.
In summer semester 2020 the lecture will again be offered in the usual form.
Online-Angebote
Moodle
Stammraum Informationen
S306/053
Bearbeitet von:
[url]http://www.rs.tu-darmstadt.de[/url]
Die Veranstaltung behandelt alle Synthese-Schritte von der Register-Transfer Ebene abwärts und konzentriert sich dabei auf FPGA-relevante Verfahren:
[list]
[*]Logikminimierungsverfahren (exakt und heuristisch, für zweistufige und Multi Level Logik)
[*]Technologiemapping mit funktionaler Dekomposition und strukturellen Ansätze (z.B. FlowMap)
[*]analytische und heuristische Placer (Simulated Annealing, Genetic Algorithms)
[*]typische Verdrahtungsalgorithmen (PathFinder)
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Literatur
Ein Vorlesungsskript und Folien können heruntergeladen werden: [url]http://www.rs.tu-darmstadt.de/[/url]
Voraussetzungen
Kenntnisse in Hardware-Synthese auf der Basis einer Hardware-Beschreibungssprache (z.B.: Reese/Thornton: Introduction to Logic Synthesis Using Verilog Hdl oder Brown/Vranesic: Fundamentals of Digital Logic with VHDL Design). Grundkenntnisse in einer objektorientierten Programmiersprache sollten vorhanden sein, vorzugsweise Java
Weitere Informationen
Attention:
Due to a sabbatical in summer semester 2019, Prof. Hochberger will not hold the weekly lectures. Instead, we offer the recordings from last year
slides for self study. The exercises will be supervised by Dennis Wolf
in the usual way. In the first week of the semester there will be an administrative meeting to answer all upcoming questions.
In summer semester 2020 the lecture will again be offered in the usual form.
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S306/053
Bearbeitet von:
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- Lehrende: Christian Hochberger
Semester: SoSe 2019