Digitale Lehre
https://www.rs.tu-darmstadt.de/lehre/veranstaltungen/vorlesungen-wintersemester/high-level-synthese
Lehrinhalte
[list]
[*]Abbildung von Verhaltensbeschreibungen (z.B. in Form von Programmfragmenten) auf FPGA und CGRA Strukturen
[*]Teilschritte Allokation, Scheduling, Binding
[*]Exakte oder heuristische Lösungen
[*]Konstruktionsprinzipien heuristischer Lösungen
[/list]
Literatur
Die Folien sind innerhalb von Moodle verfügbar.
Voraussetzungen
Kenntnisse in Hardware-Synthese auf der Basis einer Hardware-Beschreibungssprache (z.B.: Reese/Thornton: Introduction to Logic Synthesis Using Verilog Hdl oder Brown/Vranesic: Fundamentals of Digital Logic with VHDL Design). Grundkenntnisse in einer objektorientierten Programmiersprache sollten vorhanden sein, vorzugsweise Java.
Online-Angebote
moodle
Stammraum Informationen
S306/053
https://www.rs.tu-darmstadt.de/lehre/veranstaltungen/vorlesungen-wintersemester/high-level-synthese
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[list]
[*]Abbildung von Verhaltensbeschreibungen (z.B. in Form von Programmfragmenten) auf FPGA und CGRA Strukturen
[*]Teilschritte Allokation, Scheduling, Binding
[*]Exakte oder heuristische Lösungen
[*]Konstruktionsprinzipien heuristischer Lösungen
[/list]
Literatur
Die Folien sind innerhalb von Moodle verfügbar.
Voraussetzungen
Kenntnisse in Hardware-Synthese auf der Basis einer Hardware-Beschreibungssprache (z.B.: Reese/Thornton: Introduction to Logic Synthesis Using Verilog Hdl oder Brown/Vranesic: Fundamentals of Digital Logic with VHDL Design). Grundkenntnisse in einer objektorientierten Programmiersprache sollten vorhanden sein, vorzugsweise Java.
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Stammraum Informationen
S306/053
- Lehrende: Christian Hochberger
Semester: WiSe 2021/22