Kursinformation

Lehrinhalte
Die Veranstaltung behandelt alle Synthese-Schritte von der Register-Transfer Ebene abwärts und konzentriert sich dabei auf FPGA-relevante Verfahren:
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[*]Logikminimierungsverfahren (exakt und heuristisch, für zweistufige und Multi Level Logik)
[*]Technologiemapping mit funktionaler Dekomposition und strukturellen Ansätze (z.B. FlowMap)
[*]analytische und heuristische Placer (Simulated Annealing, Genetic Algorithms)
[*]typische Verdrahtungsalgorithmen (PathFinder)
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Literatur
Ein Vorlesungsskript und Folien können heruntergeladen werden: [url]http://www.rs.tu-darmstadt.de/[/url]

Voraussetzungen
Kenntnisse in Hardware-Synthese auf der Basis einer Hardware-Beschreibungssprache (z.B.: Reese/Thornton: Introduction to Logic Synthesis Using Verilog Hdl oder Brown/Vranesic: Fundamentals of Digital Logic with VHDL Design). Grundkenntnisse in einer objektorientierten Programmiersprache sollten vorhanden sein, vorzugsweise Java

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